6SL3060-1FE21-6AA0

6SL3060-1FE21-6AA0HDL和FPGA
FPGA發(fā)展的初期僅僅用來進行邏輯集成，并且可以用簡單的CAD工具對其進行描述；而這在可編程器件出現(xiàn)之前通常由TTL基本邏輯電路來完成。如今， FPGA正用于實現(xiàn)越來越復(fù)雜的功能。例如，單個FPGA便可實現(xiàn)一個完整的數(shù)字系統(tǒng)，因為其內(nèi)部往往包含算術(shù)邏輯單元（ALU）、存儲器、通信單位等許多單元。
這一演變能夠在超大規(guī)模集成電路的進展中找到起源，但它也和某些設(shè)計工具和設(shè)計方法的發(fā)展有關(guān)，這些盡管工具一開始是為ASICs設(shè)計而提出的。這些工具大多是基于如VHDL或Verilog HDL之上的。IEEE標(biāo)準(zhǔn)的存在使得HDLs語言得到推廣，同時使高性能CAD工具在微電子領(lǐng)域得到創(chuàng)造和發(fā)展。因此，設(shè)計者可以利用HDLs語言通過不同層次的抽象分層和模塊化的設(shè)計方法，使用“自上而下”的理念，設(shè)計原創(chuàng)的電路結(jié)構(gòu)。相應(yīng)的設(shè)計流程分為以下四個步驟：
1）系統(tǒng)級，指出電路的特性；
2）行為層，由對電路的算法描述組成；
3）寄存器傳輸級（RTL），按組成電路結(jié)構(gòu)的組件進行描述；
4）物理層，考慮到實際目標(biāo)硬件的特征形成描述。
在每一個抽象層次，未知的集成電路都是依靠HDL語言來描述的，如行為VHDL或綜合VHDL。zui后將準(zhǔn)確還原zui終電路的操作符和變量。
為了仿真和驗證數(shù)字電路的功能，需要寫入和執(zhí)行各種測試文件。此外，由于各種模擬HDLs的出現(xiàn)，如Spectre HDL、VHDL - A和的VHDL - AMS，也可以在模擬每個抽象層次電路功能的同時考慮到其實際的環(huán)境。另一個可行的方法是在整個開發(fā)過程中使用*的描述語言。這將在下一篇博文中進行詳細(xì)講述。圖3描述了自上而下的分層設(shè)計方法和HDL開發(fā)環(huán)境。

：歐工
               
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