Lenze EVF8201-E

Lenze EVF8201-EReset ：重置信號端口。Reset=1時，所有工作都停止且初始化。但內(nèi)部的幀緩存保留其內(nèi)容。
CE ：可選端口。
CLK ：輸入時鐘。
XK_RE，XK_IM ：輸出數(shù)據(jù)總線，以2 的補(bǔ)碼輸出。SCALE_SCH_WE有效時，輸出位寬等于輸入；否則，輸出位寬= 輸入位寬+NFFT+1。
XN_INDEX ：位寬等于log2(point size)，輸入數(shù)據(jù)的下標(biāo)。
XK_INDEX ：位寬等于log2(point size)，輸出數(shù)據(jù)的下標(biāo)。
RFD ：數(shù)據(jù)有效信號，高有效，在加載數(shù)據(jù)時為高電平。
BUSY ：IP Core 工作狀態(tài)的指示信號，在計(jì)算FFT 轉(zhuǎn)換時為高電平。
DV ：數(shù)據(jù)有效指示信號，當(dāng)輸出端口存在有效數(shù)據(jù)時變高。
EDONE ：高有效。在DONE 信號變高的前一個時鐘變?yōu)楦唠娖健?/span>
DONE ：高有效。在FFT 完成后變高，且只存在一個時鐘。在DONE 變高后，IP Core開始輸出計(jì)算結(jié)果。
BLK_EXP ：當(dāng)使用Burst I/O 結(jié)構(gòu)時可用，若選擇流水線，則此端口無效
OVFLO ：算法溢出指示。在數(shù)據(jù)輸出時，如每幀有溢出，此信號變高。在每幀開始處，此信號重置。
例5.7.1使用IP Core實(shí)例化一個16點(diǎn)、位寬為16位的FFT 模塊。
IP Core 直接生成的乘法器的Verilog 模塊接口為：
module fft16(sclr, fwd_inv_we, rfd, start, fwd_inv, dv, scale_sch_we, done, clk, busy, edone, scale_sch,xn_re, xk_im, xn_index, xk_re, xn_im, xk_index);
input sclr , fwd_inv_we, start, fwd_inv, scale_sch_we, clk;
input [3 : 0] scale_sch;

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